Perguntas com a tag [vhdl]

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Onde devo começar com HDL?
Publicado 07/10/2008 em 08:57
usuário jeremy
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Concatenando bits em VHDL
Publicado 16/10/2008 em 18:07
usuário Zain Rizvi
Publicado 23/10/2008 em 09:45
usuário kjv
Publicado 29/11/2008 em 00:17
usuário JeffV
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Como eu faço Quartus II compilar mais rápido
Publicado 10/12/2008 em 03:46
usuário Hoffmann
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Microcontrolador + Verilog simulador / VHDL?
Publicado 17/12/2008 em 20:23
usuário Brandon Fosdick
Publicado 19/12/2008 em 15:22
usuário JeffV
Publicado 31/12/2008 em 11:24
usuário Dmitri Nesteruk
Publicado 26/01/2009 em 17:31
usuário Eli Bendersky
Publicado 28/01/2009 em 05:25
usuário e.James
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332
"Código Dead" em Xilinx
Publicado 18/02/2009 em 22:06
usuário Paul Nathan
Publicado 28/02/2009 em 07:19
usuário Arnkrishn
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charcters ASCII mostrando a saída do contador
Publicado 01/03/2009 em 21:03
usuário Arnkrishn
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VHDL problema de mapeamento da porta
Publicado 10/03/2009 em 22:47
usuário Buzkie
Publicado 11/03/2009 em 03:10
usuário Buzkie
Publicado 02/04/2009 em 14:53
usuário irl_irl
Publicado 12/05/2009 em 21:21
usuário Marty
Publicado 17/06/2009 em 11:23
usuário alsadk
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Recursos ocultos de VHDL
Publicado 22/06/2009 em 07:21
usuário J S
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Programa para desenhar diagramas de blocos VHDL?
Publicado 20/07/2009 em 23:09
usuário bkritzer
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Flip-flop disparado na borda de dois sinais
Publicado 19/08/2009 em 19:08
usuário giroy
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299
resultados de computação e mux ou não
Publicado 08/09/2009 em 18:44
usuário old_timer
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VHDL: como definir um valor em uma porta inout?
Publicado 02/10/2009 em 17:32
usuário Tore
Publicado 18/10/2009 em 20:10
usuário Tim Kryger
Publicado 20/10/2009 em 06:08
usuário Jonathan
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Erro 10500, não faz sentido
Publicado 25/10/2009 em 23:04
usuário Adam Warnock
Publicado 27/10/2009 em 15:28
usuário Viet
Publicado 27/10/2009 em 21:47
usuário Brian Carlton
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bit Overflow 32Bit ALU VHDL
Publicado 16/11/2009 em 11:24
usuário Andre
Publicado 21/11/2009 em 23:32
usuário psihodelia
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Começando com HDLs de programação normal
Publicado 26/11/2009 em 01:57
usuário Earlz
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Como gerar sinal de série de corda?
Publicado 27/11/2009 em 13:00
usuário user196187
Publicado 30/11/2009 em 16:39
usuário Bojack
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Como ler dados de rom_type em VHDL?
Publicado 01/12/2009 em 13:58
usuário user222094
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VHDL - Problema com std_logic_vector
Publicado 01/12/2009 em 14:52
usuário Bojack
Publicado 10/12/2009 em 13:27
usuário Noor
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293
Construindo um Clone VHDL
Publicado 18/01/2010 em 09:46
usuário Siddharth Raina
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Por IEEE biblioteca padrão VHDL não é STL?
Publicado 19/01/2010 em 13:47
usuário Jichao
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VHDL geração condicional de makefile
Publicado 10/02/2010 em 17:24
usuário Gauthier
Publicado 03/03/2010 em 22:55
usuário aherlambang
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'Se' vs 'quando' para fazer multiplexer
Publicado 09/03/2010 em 22:59
usuário Ahmed Kotb
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representação hardware para matrizes em VHDL
Publicado 10/03/2010 em 17:08
usuário ahmed elbagoury
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declarações de caso em VHDL
Publicado 08/04/2010 em 03:51
usuário cheryl
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131
Começar a trabalhar em um projeto pré-existente
Publicado 09/04/2010 em 20:08
usuário Toymakerii
Publicado 27/04/2010 em 16:01
usuário Brian Carlton
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9k
Como definir entrada de clock em Xilinx
Publicado 03/05/2010 em 15:22
usuário seventeen
Publicado 05/05/2010 em 14:33
usuário ryxxui
Publicado 06/05/2010 em 13:45
usuário Morano88
Publicado 08/05/2010 em 03:58
usuário bcoughlan
Publicado 08/05/2010 em 17:01
usuário Morano88
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753
incluem biblioteca de ponto flutuante em VHDL
Publicado 13/05/2010 em 09:44
usuário kartal




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funcionalidade or_reduce
Publicado 15/05/2010 em 22:03
usuário kartal
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IDE VHDL profissional?
Publicado 20/05/2010 em 13:15
usuário Aurélien Ribon
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408
técnicas VHDL modularização grande escala
Publicado 23/05/2010 em 05:45
usuário Lyndon White
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Gerenciamento de Configuração para FPGA Designs
Publicado 05/06/2010 em 02:04
usuário OneOf6inMD
Publicado 06/06/2010 em 16:38
usuário Morano88
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11k
Programação VHDL no Linux?
Publicado 11/06/2010 em 18:53
usuário Daniel M.
Publicado 30/06/2010 em 20:03
usuário prosseek
Publicado 02/07/2010 em 12:32
usuário SultanSh
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3k
VHDL inicialização constante
Publicado 14/07/2010 em 17:10
usuário Rob
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664
Importação de Código de FPGA Board (Spartan 3E)
Publicado 27/07/2010 em 08:49
usuário intl
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941
Traduzindo um monitor VHDL em uma afirmação PSL
Publicado 28/07/2010 em 14:59
usuário Aurélien Ribon
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IDE linguagem VHDL
Publicado 10/08/2010 em 16:23
usuário dato datuashvili
Publicado 28/08/2010 em 16:20
usuário Moh
Publicado 30/08/2010 em 14:08
usuário Ashwin Mertes
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357
quanto para Sound (ADC) leitura em 24kHz?
Publicado 02/09/2010 em 14:48
usuário kagali-san
Publicado 04/09/2010 em 08:42
usuário Guilherme Vieira
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429
circuito redundante dentro de um processo (VHDL)?
Publicado 06/09/2010 em 10:38
usuário gablin
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Criando um backend VHDL para LLVM?
Publicado 08/09/2010 em 05:44
usuário aneccodeal
Publicado 14/09/2010 em 09:28
usuário Jay
Publicado 17/09/2010 em 04:03
usuário detly
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891
Simples Problema Máquina de Estado
Publicado 13/10/2010 em 15:38
usuário Robert
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Estado de std_logic
Publicado 15/10/2010 em 14:29
usuário Robert
Publicado 19/10/2010 em 09:39
usuário Thomas
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"Serialize" record VHDL
Publicado 21/10/2010 em 09:48
usuário distributed
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Operador lógico problema VHDL
Publicado 26/10/2010 em 10:47
usuário Martin
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Fazendo um 4-bit ALU de vários 1-bit ALUs
Publicado 26/10/2010 em 17:55
usuário Logan
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45k
std_logic_vectors erro ao adicionar
Publicado 28/10/2010 em 13:20
usuário Mike21
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492
Problema com a instanciação net
Publicado 01/11/2010 em 18:24
usuário Richard29
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erro TICK inesperada
Publicado 02/11/2010 em 18:07
usuário makyol
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O sinal <n1 <1> _IBUF> está incompleta
Publicado 02/11/2010 em 23:18
usuário makyol
Publicado 03/11/2010 em 21:37
usuário Bobbb
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3k
Lendo em portos para a depuração
Publicado 05/11/2010 em 15:40
usuário Richard29
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adicionando '1' para LOGIC_VECTOR em VHDL
Publicado 13/11/2010 em 18:46
usuário Yotam
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aritmética turno Universal direito em VHDL
Publicado 13/11/2010 em 21:16
usuário name
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205
Preservar as larguras das portas
Publicado 15/11/2010 em 10:26
usuário name
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301
Pode circuitos diplay SystemC como um desenho?
Publicado 19/11/2010 em 10:03
usuário ilcredo
Publicado 01/12/2010 em 00:59
usuário infinitloop
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3
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3k
Modelsim: como configurar o relógio 27 MHz
Publicado 01/12/2010 em 17:24
usuário Nissan911
Publicado 03/12/2010 em 19:21
usuário Brian Carlton
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278
Como posso escrever uma montadora pseudo simples?
Publicado 04/12/2010 em 17:27
usuário mp.
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1k
estilo processo VHDL
Publicado 10/12/2010 em 15:04
usuário Mark
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2k
FPGA eficientes (a) repõe síncronos
Publicado 14/12/2010 em 10:24
usuário Mark
Publicado 18/12/2010 em 13:50
usuário The Byzantine
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3k
Delta-sigma DAC a partir de Verilog para VHDL
Publicado 31/12/2010 em 10:28
usuário Giovanni Funchal
Publicado 09/01/2011 em 14:19
usuário laki
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SRA não pode ter esses operandos?
Publicado 09/01/2011 em 19:30
usuário Giovanni Funchal
Publicado 10/01/2011 em 21:15
usuário Andry
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Onde forçar Xilinx ISE usar bloco-carneiros?
Publicado 12/01/2011 em 17:29
usuário JCLL
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751
explicação VHDL em palavras
Publicado 14/01/2011 em 16:41
usuário John
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851
Portmapping um vector a um std_in em VHDL?
Publicado 17/01/2011 em 21:38
usuário Parker




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780
chamada OnFilterComboChange em VHDL
Publicado 18/01/2011 em 14:13
usuário Richard23
Publicado 20/01/2011 em 17:37
usuário Philippe
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670
GHDL e VHDL - entrada para executável
Publicado 24/01/2011 em 14:21
usuário Alock Leo
Publicado 24/01/2011 em 17:00
usuário Neel Mehta
Publicado 24/01/2011 em 23:29
usuário Erick Tejada
Publicado 25/01/2011 em 11:23
usuário Halst
Publicado 26/01/2011 em 03:43
usuário sj755
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944
Atribuições condicional em um bloco 'Com Select'
Publicado 28/01/2011 em 10:35
usuário Cogsy
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1k
robustez da Xilinx ISE bloco carneiro inferência
Publicado 01/02/2011 em 16:03
usuário JCLL
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4k
Passando variáveis ​​de processo em VHDL
Publicado 02/02/2011 em 13:17
usuário Patrick
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184
índices de matriz para matriz ampla para
Publicado 03/02/2011 em 01:33
usuário Klowse
Publicado 03/02/2011 em 04:22
usuário JC2
Publicado 03/02/2011 em 04:48
usuário JC2
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355
É a minha frase VHDL permitido?
Publicado 06/02/2011 em 22:47
usuário Tomas
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O que está errado com este código VHDL
Publicado 08/02/2011 em 03:27
usuário JC2
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Python: Código para VHDL Code Generator
Publicado 11/02/2011 em 09:47
usuário Peterstone
Publicado 11/02/2011 em 10:38
usuário Philippe
Publicado 12/02/2011 em 08:48
usuário Peterstone
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utilizando núcleo divisor de Xilinx
Publicado 12/02/2011 em 15:43
usuário Luka Rahne
Publicado 14/02/2011 em 02:39
usuário marlls1989
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481
Simulação vs incompatibilidade de hardware
Publicado 17/02/2011 em 17:54
usuário Patrick
Publicado 20/02/2011 em 23:48
usuário Andry
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erro de sintaxe em VHDL
Publicado 22/02/2011 em 03:49
usuário n-2r7
Publicado 24/02/2011 em 10:35
usuário marvin2k
Publicado 25/02/2011 em 15:27
usuário Aurélien Ribon
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5k
problema matriz multidimensional em VHDL?
Publicado 26/02/2011 em 06:24
usuário Nektarios
Publicado 27/02/2011 em 17:16
usuário Patrick
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369
Pergunta sobre geração bitstream XST
Publicado 28/02/2011 em 15:33
usuário Richi
Publicado 02/03/2011 em 04:05
usuário Nektarios
Publicado 02/03/2011 em 17:43
usuário Jim
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459
O que há de errado com o meu VHDL testbench?
Publicado 03/03/2011 em 06:11
usuário Nektarios
Publicado 04/03/2011 em 03:37
usuário Nektarios
Publicado 04/03/2011 em 15:49
usuário sdaau
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672
Ferramenta para localizar comentada código VHDL
Publicado 08/03/2011 em 18:30
usuário Brian Carlton
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Array Tipo incompatibilidade em VHDL
Publicado 11/03/2011 em 14:11
usuário Reini
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VHDL - processamento de imagem
Publicado 13/03/2011 em 11:11
usuário bharat
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5k
VHDL simples 4-1 MUX testbench está pendurado
Publicado 15/03/2011 em 01:39
usuário Drew
Publicado 15/03/2011 em 02:59
usuário Z0RrO
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4
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1
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2k
Como fazer uma VHDL "typedef"
Publicado 15/03/2011 em 04:21
usuário Leonardo Alt
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3
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3k
básico portão VHDL
Publicado 17/03/2011 em 09:04
usuário balina
Publicado 21/03/2011 em 23:01
usuário Brian Carlton
Publicado 28/03/2011 em 19:03
usuário Philippe
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8
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8k
Depuração VHDL: Como?
Publicado 29/03/2011 em 07:13
usuário DarkKnight
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148
Propósito de fornecer mais do que uma arquitetura?
Publicado 02/04/2011 em 19:08
usuário Earlz
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1k
Compreender os tipos em SystemC
Publicado 05/04/2011 em 12:27
usuário Andry
Publicado 06/04/2011 em 13:01
usuário afewscoops
Publicado 06/04/2011 em 14:02
usuário Andry
Publicado 09/04/2011 em 20:42
usuário sabauma
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2
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3k
implementação mux VHDL?
Publicado 10/04/2011 em 05:13
usuário Jonathan D
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12k
Como atribuir pinos no Quartus II
Publicado 11/04/2011 em 12:46
usuário medivh




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1
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1
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34k
Unsigned lógica, vetor e além - Como?
Publicado 17/04/2011 em 02:02
usuário Qosmo
Publicado 17/04/2011 em 11:29
usuário deadfish
Publicado 17/04/2011 em 14:33
usuário deadfish
Publicado 28/04/2011 em 03:42
usuário mrflibble
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3
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2k
Como fazer sinal de saída VHDL apátrida
Publicado 01/05/2011 em 02:15
usuário Amr Hesham
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1
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23k
matrizes de indexação em VHDL
Publicado 02/05/2011 em 00:28
usuário Cory G.
Publicado 05/05/2011 em 02:27
usuário Nektarios
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1
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3
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2k
RAM Porto Individual em VHDL?
Publicado 05/05/2011 em 03:58
usuário Nektarios
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3
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2
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2k
Codificam máquinas de estado em VHDL
Publicado 11/05/2011 em 10:05
usuário medivh
Publicado 13/05/2011 em 04:26
usuário Harold Forrest
Publicado 13/05/2011 em 08:01
usuário meghs
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2
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2
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3k
tampões Tristate em Quartus II
Publicado 13/05/2011 em 08:56
usuário medivh
Publicado 13/05/2011 em 13:15
usuário meghs
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4
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14k
A implementação de um FSM em VHDL
Publicado 14/05/2011 em 10:47
usuário Sam
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2
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1
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289
VHDL TG68 núcleo data_in e data_out para datainout
Publicado 15/05/2011 em 20:49
usuário Majsta
Publicado 18/05/2011 em 12:33
usuário meghs
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0
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1
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455
Como resolver erro ocorre no seguinte código VHDL?
Publicado 18/05/2011 em 17:27
usuário meghs
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4
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2
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7k
entidade VHDL e projeto de arquitetura
Publicado 22/05/2011 em 13:19
usuário Dr. Watson
Publicado 24/05/2011 em 02:43
usuário Dr. Watson
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0
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1
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368
como contar 4us com o relógio de 8MHz em VHDL?
Publicado 24/05/2011 em 06:10
usuário meghs
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1
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2
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4k
Implementar um relógio digital em VHDL
Publicado 24/05/2011 em 20:53
usuário makyol
Publicado 25/05/2011 em 23:54
usuário makyol
Publicado 27/05/2011 em 12:26
usuário Eng.Fouad
Publicado 27/05/2011 em 18:23
usuário Emil Eriksson
Publicado 29/05/2011 em 00:19
usuário Emil Eriksson
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2
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2
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648
área estimar exigido por uma implementação VHDL
Publicado 30/05/2011 em 18:42
usuário Nakedible
Publicado 31/05/2011 em 19:11
usuário Eng.Fouad
Publicado 02/06/2011 em 03:15
usuário vin
Publicado 05/06/2011 em 00:30
usuário marverix
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Como reduzir o número de elementos lógicos
Publicado 05/06/2011 em 06:37
usuário Ashish Agarwal
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Criando um divisor de frequência em VHDL
Publicado 07/06/2011 em 08:12
usuário medivh
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ghdl elaborar uma entidade em um pacote
Publicado 08/06/2011 em 15:40
usuário nulleight
Publicado 15/06/2011 em 11:58
usuário Andreas Sjöström
Publicado 15/06/2011 em 20:26
usuário Brian Carlton
Publicado 16/06/2011 em 17:51
usuário Jamal
Publicado 22/06/2011 em 04:50
usuário Buffon
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Shift direita e Shift Esquerda (SLL / SRL)
Publicado 22/06/2011 em 14:06
usuário Adriano
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Problema em valores de lugar VHDL std_logic_vector
Publicado 23/06/2011 em 18:42
usuário HasIq.
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4 FIFO e serialização
Publicado 27/06/2011 em 16:27
usuário user817626
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VHDL: Erros no código flip-flop D
Publicado 01/07/2011 em 15:27
usuário Peterstone
Publicado 13/07/2011 em 17:25
usuário Joe
Publicado 14/07/2011 em 16:13
usuário Peterstone
Publicado 15/07/2011 em 00:15
usuário sdaau
Publicado 15/07/2011 em 01:38
usuário sdaau
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VHDL integer'image Returns "0"
Publicado 25/07/2011 em 03:53
usuário Myles
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VHDL e usando a declaração 'relatório'
Publicado 26/07/2011 em 04:13
usuário Myles
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Xilinx ISE não utilizar std_logic_1164
Publicado 27/07/2011 em 08:43
usuário Edgar Roex
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necessidade de 'evento
Publicado 31/07/2011 em 11:03
usuário user478571
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É inicialização necessária?
Publicado 01/08/2011 em 11:30
usuário user478571

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