Perguntas com a tag [iverilog]

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Como faço para executar o código verilog em um testbench?

verilog system-verilog iverilog

Publicado 17/08/2013 em 10:22
usuário sudeepdino008

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ambiente iverilog configurado no macbook

macos environment-variables iverilog

Publicado 14/03/2015 em 18:50
usuário Rob Ye

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113

Matriz Declaração e Acesso Verilog

mips verilog computer-architecture iverilog

Publicado 15/04/2015 em 04:46
usuário Wilo Maldonado

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384

Como faço para obter os nomes de entrada e saída do módulo Verilog usando scripts ou ferramentas?

interface verilog iverilog

Publicado 28/04/2015 em 02:26
usuário adrianX

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Verilog 4-bit up-down counter projetados usando borda negativa desencadeada flip flops T

verilog flip-flop icarus iverilog

Publicado 05/06/2015 em 13:28
usuário Freeda Suing

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216

A divisão por N, em que N é sqrt (não de pontos FFT) para o cálculo IFFT

fft scaling division ifft iverilog

Publicado 02/08/2015 em 04:46
usuário d2d

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898

Conectar barramento 5 bits de bus de saída de 32 bits

verilog iverilog

Publicado 22/09/2015 em 22:15
usuário lkamp

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145

Contadores de anel em Verilog

verilog iverilog

Publicado 02/11/2015 em 07:57
usuário pascal vikrama

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Entrada componente Memória Verilog

verilog iverilog

Publicado 15/11/2015 em 02:08
usuário M. Averbach

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206

Erros no código de referência

verilog system-verilog iverilog

Publicado 17/11/2015 em 03:04
usuário Shiva

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672

Custo Portão de 16 bit Ripple carry adder, e 16 bits (dois Nível) Carry Look Ahead Adder

verilog system-verilog circuit circuit-diagram iverilog

Publicado 24/11/2015 em 00:09
usuário jake

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D Flip flop JK usando flip flop JK e do flip-flop SR usando flip flop

verilog flip-flop iverilog

Publicado 24/11/2015 em 07:41
usuário Shiva

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142

4Way circuito desmultiplexador usando Verilog

verilog digital-logic iverilog

Publicado 29/11/2015 em 21:02
usuário Scruffy Nerfherder

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Implementação bandeiras de um bit em um 32 bits ALU usando Verilog

verilog digital-logic alu iverilog status-register

Publicado 06/12/2015 em 00:35
usuário Scruffy Nerfherder

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843

Contador anel em Verilog

verilog circuit digital-logic iverilog

Publicado 07/12/2015 em 04:03
usuário Scruffy Nerfherder

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184

BitSet Circuit em Verilog

verilog system-verilog circuit-diagram iverilog

Publicado 03/02/2016 em 22:46
usuário dms94

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699

Declaração de uma função Verilog em um arquivo de cabeçalho

verilog system-verilog xilinx iverilog

Publicado 20/02/2016 em 11:13
usuário damage

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iverilog módulo testbench com saídas

fpga iverilog

Publicado 01/03/2016 em 17:05
usuário Chris Camacho

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677

Como fazer multiplicação de matrizes em Verilog?

verilog fpga hdl asic iverilog

Publicado 04/03/2016 em 06:59
usuário Swaroop

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385

Icarus Verilog erro de sintaxe quando subtraindo duas entradas de 32 bits?

verilog iverilog

Publicado 10/03/2016 em 01:21
usuário Zabitz

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módulo Verilog não pode calcular a & b e uma | b

verilog iverilog

Publicado 20/03/2016 em 05:48
usuário online.0227

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713

módulo Verilog para ALU, mas não funciona adequadamente

verilog iverilog

Publicado 21/03/2016 em 04:33
usuário online.0227

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se alterações de valor com base em clk não funcionar para números aleatórios

verilog system-verilog iverilog

Publicado 22/03/2016 em 20:03
usuário online.0227

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115

Verilog Oracle, Valor Esperado não funciona corretamente

verilog system-verilog iverilog

Publicado 27/03/2016 em 01:47
usuário online.0227

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461

Como fazer um NxM genérico assinado variedade multiplicador usando Verilog?

verilog system-verilog iverilog

Publicado 01/04/2016 em 15:05
usuário Omar Magdy

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114

Programa Verilog quando eu compilador no VCS recebendo saída correta, mas quando eu compilador no IVL recebendo saída diferente

verilog system-verilog iverilog

Publicado 10/05/2016 em 07:33
usuário vishnu prasanth

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429

código Verilog para encontrar um valor máximo único para uma entrada que tem 1000 amostras valores

verilog system-verilog iverilog verilator

Publicado 25/05/2016 em 05:47
usuário MR.simple

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Como chamar tarefas a partir de um módulo separado em Verilog?

task verilog iverilog

Publicado 03/06/2016 em 23:43
usuário AnnaR

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124

código Verilog para a divisão do sinal de fonte de tamanho 1000

verilog system-verilog xilinx xilinx-ise iverilog

Publicado 22/06/2016 em 10:26
usuário MR_simple -

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(Verilog) Como faço para acessar um elemento da matriz usando uma variável como índice?

arrays reference verilog iverilog

Publicado 30/06/2016 em 22:25
usuário Ariel Jorge Rossi

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500

Verilog erro: Uma referência a um fio ou reg não é permitido em uma expressão constante

verilog iverilog

Publicado 04/07/2016 em 05:07
usuário AnnaR

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erro Verilog: Não é possível vincular o parâmetro no módulo

verilog iverilog

Publicado 04/07/2016 em 06:48
usuário AnnaR

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164

como re-escrever esse código usando gerar declaração?

verilog system-verilog iverilog

Publicado 06/07/2016 em 05:18
usuário user2956338

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126

Saída do "para" é desconhecido em vez de 1 em Verilog

for-loop verilog iverilog

Publicado 31/07/2016 em 20:54
usuário adragon202

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714

código Verilog para o deslocamento e adicionar multiplicador

verilog iverilog

Publicado 02/10/2016 em 14:54
usuário will

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regra SystemVerilog 4.7 (não-determinismo) é interpretada de forma diferente por vcs vs iverilog / modelsim

version-control system-verilog iverilog

Publicado 11/11/2016 em 06:50
usuário Marco

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316

Criando uma ALU de 32 bits em Estrutural Verilog e eu não estou muito certo como implementar opcodes

verilog iverilog

Publicado 20/11/2016 em 23:11
usuário AlexImp

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253

Como fazer um arranjo em 'verilog' (código dentro)

arrays verilog iverilog

Publicado 01/01/2017 em 19:17
usuário M.Sayel

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316

Erro em simples Verilog for-loop

for-loop verilog iverilog

Publicado 30/01/2017 em 09:58
usuário Jersey

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Hardware (Verilog) - Usando dois contadores não relacionados entre si

verilog iverilog

Publicado 05/02/2017 em 01:52
usuário Arnab Sanyal

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357

iverilog sintaxe para incluir?

verilog hdl iverilog

Publicado 09/02/2017 em 14:53
usuário user3044500

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Verilog declarando um fio não

verilog iverilog

Publicado 27/02/2017 em 06:57
usuário Patrick D

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Eu não sou capaz de compilar o código Verilog para a unidade de registo com o seu testbench em linux usando iverilog comando

verilog iverilog

Publicado 07/03/2017 em 19:18
usuário Devender Bhardwaj

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apoio SystemVerilog de icarus (compilador iverilog)

verilog hardware system-verilog iverilog icarus

Publicado 24/04/2017 em 18:47
usuário k.rallis

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925

Verilog - Nested gerar loop for com vários genvars, não é possível?

verilog iverilog

Publicado 28/04/2017 em 18:41
usuário JMercer

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152

Como chegar atraso synthesizable em Verilog

verilog iverilog

Publicado 29/05/2017 em 08:38
usuário meghana MN

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128

Icarus não sabe como analisar matrizes localparam?

arrays verilog iverilog

Publicado 02/06/2017 em 09:31
usuário user1806687

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deslocamento aritmético em US $ sinal dar resultado diferente na expressão condicional e sempre bloco

verilog iverilog

Publicado 02/06/2017 em 13:56
usuário Yangff

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Verilog: Sequential Tempo Bloco

time verilog iverilog

Publicado 19/06/2017 em 23:06
usuário NoName

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Verilog: === operador não Trabalho

testing verilog iverilog

Publicado 25/06/2017 em 22:43
usuário NoName

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110

Verilog: Como estender o binário num registo?

verilog iverilog

Publicado 26/06/2017 em 18:48
usuário NoName

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Verilog: Implementação Usando Módulos vs. Operadores bit a bit primitivos

verilog iverilog

Publicado 30/06/2017 em 20:58
usuário NoName

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GtkWave não está recebendo sinais de simulação IVerilog

verilog iverilog gtkwave

Publicado 01/07/2017 em 18:58
usuário Tyler H

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sinais alternativos para banco de ensaio sem digitar manualmente todas as vezes em iverilog

verilog iverilog

Publicado 05/07/2017 em 02:46
usuário Tyler H

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224

Transformar módulo 2 bits (multiplicador) em mais bits

verilog iverilog

Publicado 06/07/2017 em 18:44
usuário Tyler H

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Banco do teste não atingindo caso último teste em Verilog

verilog iverilog

Publicado 08/07/2017 em 18:09
usuário Tyler H

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215

Recarregar arquivo de VCD em gtkwave de linha de comando

vhdl verilog iverilog gtkwave

Publicado 12/07/2017 em 16:42
usuário user7426532

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125

Eu não entendo o que é o erro de sintaxe na minha iverilog

verilog iverilog

Publicado 03/08/2017 em 17:48
usuário Chi Chau Bo

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Verilog compiladores dando resultados diferentes

verilog system-verilog iverilog cadence synopsys-vcs

Publicado 01/10/2017 em 08:34
usuário DuttaA

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iverilog erro testbench: entrada é declarado como fio, mas não é

verilog test-bench iverilog icarus

Publicado 31/10/2017 em 00:43
usuário Ross Satchell

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144

Verilog: primitivos ou atribuição contínua

verilog iverilog

Publicado 16/11/2017 em 05:48
usuário Dániel Tóth

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125

Como incluir arquivos em verilog Ícaro?

mips verilog cpu-architecture iverilog icarus

Publicado 23/11/2017 em 07:07
usuário Harshit Gupta

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Ordem de declarações de arame mudar o comportamento

verilog variable-assignment iverilog

Publicado 30/11/2017 em 21:08
usuário divB

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131

Como faço para medir o tempo entre dois marcadores em gtkwave?

verilog iverilog gtkwave

Publicado 01/12/2017 em 04:43
usuário Prashant

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Bit deslocamento em bloco sequencial falhar, em combinações não. Por quê?

verilog race-condition hardware-interface iverilog

Publicado 03/12/2017 em 08:26
usuário divB

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função recursiva iverilog provoca falha de segmentação

recursion verilog iverilog icarus

Publicado 04/02/2018 em 00:54
usuário unixb0y

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para iverilog ivl.exe parou de funcionar para 0.9.7 versão e vvp não tem saída na versão mais recente do Windows 10

verilog iverilog

Publicado 16/02/2018 em 19:13
usuário Masoud

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programa Verilog não recebendo saída desejada no mux 4x1

verilog computer-science iverilog

Publicado 25/02/2018 em 09:00
usuário T.H.

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comportamento Verilog de instrução IF com valor inválido na condição

verilog fpga systemc iverilog

Publicado 25/02/2018 em 16:42
usuário Nic30g

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código para a geração de relógio em Verilog estrutural

verilog iverilog

Publicado 20/03/2018 em 15:44
usuário aditya

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iverilog retorna sem sentido no ensaio de 4 bits adicionador

bit-manipulation iverilog

Publicado 26/03/2018 em 05:40
usuário gabe

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Erro na compilação: operador de replicação em Verilog

verilog iverilog

Publicado 28/03/2018 em 16:07
usuário Mohit Garg

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código verilog funciona na simulação, mas não em FPGA

verilog fpga yosys iverilog

Publicado 08/05/2018 em 20:36
usuário EnTaroAdun

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Sinais não vai para a frente a partir do estado inicial em banco de ensaio Verilog

verilog iverilog edaplayground

Publicado 18/05/2018 em 13:08
usuário Yaswanth

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Como dar a saída de um módulo a ser utilizado como insumo por outro módulo em Verilog?

verilog iverilog

Publicado 26/05/2018 em 17:49
usuário Arpit Bal

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defeituosas saídas para flip flop JK implementação diagrama de estado

verilog iverilog

Publicado 01/07/2018 em 12:08
usuário Yaswanth

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o ponto de entrada do procedimento não __gxx__personality_could ser localizado

windows path verilog iverilog gtkwave

Publicado 02/07/2018 em 08:59
usuário Subhadip

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i pode atribuir 2 estado fora de bits acessados obrigado a 4 variável de estado?

system-verilog iverilog

Publicado 13/07/2018 em 07:02
usuário subh

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Qual deve ser a saída no caso a seguir?

verilog system-verilog iverilog

Publicado 30/07/2018 em 08:01
usuário subh

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Alguém pode explicar o uso do "$ sreadmemh" em SystemVerilog? Eu não entendo explicação clara em qualquer lugar

verilog system-verilog-assertions iverilog

Publicado 06/08/2018 em 07:19
usuário subh

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4 bits somador-subtractor em Verilog

vhdl verilog hdl iverilog

Publicado 02/09/2018 em 05:05
usuário Subhadip

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550

SR trinco 4-bits no Verilog

verilog hdl iverilog

Publicado 03/09/2018 em 09:10
usuário Subhadip