Como estimar a utilização FPGA para a concepção de uma obra de um núcleo como?

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Eu estava pensando em alguma geração mais velha FPGA de fazer a interface com um sistema legado. Então, eu quero uma boa maneira de estimar como é necessário muito espaço para substituir um ASIC dada a sua contagem do transistor.

  • Será que Verilog contra VHDL afetar a utilização? (De acordo com um dos nossos empreiteiros que afeta o tempo, por isso a utilização parece provável.)
  • Qual o efeito que partes diferentes do fornecedor tem sobre ele? (Arquitetura da Actel é significativamente diferente da Xilinx', por exemplo. Espero que algum 'ponderação' com base nesta.)
Publicado 27/08/2009 em 01:30
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Esta discussão originalmente de comp.arch.fpga parece indicar que é bastante complicado, incluindo fatores como o espaço vs. velocidade compensações você pediu o compilador VHDL (ou Verilog) para fazer, etc. Quando você considera que VHDL é fonte código e uma implementação FPGA do que é código de objeto, você verá por que não é simples.

"FPGA vs. ASIC" observa que "um projeto criado para funcionar bem em um FPGA geralmente é horrível em um ASIC e um design criado para um ASIC pode não funcionar em todos em um FPGA (certamente com a frequência original)".

Uma busca no Google para portões ASIC FPGA pode ter informações mais úteis.

Respondeu 27/08/2009 em 03:49
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Verilog vs. VHDL tem pouca diferença real na velocidade ou utilização. É mais relacionado a quantidade de código que você tem que digitar (mais para VHDL) e forte vs fraco digitação.

Os portões de marketing para vendedores FPGA são inflados. Altera vs Xilinx são de utilização semelhante. Olhe para memórias (se a memória intensivo) e número de flip-flops; que provavelmente vai ser bom o suficiente.

Considere o que um núcleo semelhante exige, por exemplo, se você precisa fazer um núcleo de codificação de erro, olhe para um núcleo de Reed-Solomon.

Respondeu 08/09/2009 em 17:55
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